한겨레

반도체 칩은 회로의 선폭을 최소화해 집적도를 높일수록 생산성과 원가, 성능이 앞선다. 이 제품은 기존 40나노급 디램보다 생산성이 60%가량 높고, 후발 메모리업체들의 주력인 50~60나노급에 견줘 갑절 이상의 원가경쟁력을 갖췄다.

특히 삼성은 40나노급 공정을 개발한 지 불과 1년 만에 미세공정 수준을 한 단계 더 끌어올렸다. 50나노급에서 40나노급 공정 개발에 이르는 데는 2년4개월이 걸렸다. 삼성전자는 “30나노급 공정 개발로 다른 메모리업체와의 기술격차를 1년 이상으로 유지하게 됐다”고 설명했다.

메모리업계 2위인 하이닉스반도체는 지난해 11월부터 40나노급 디램을 양산중이며, 올 연말께 30나노급 제품을 개발해 내년께 양산할 계획이다.

반도체 미세공정은 30나노급이 기술적 한계라는 게 업계의 대체적인 전망이다. 이론적으로는 한 자릿수 나노급 공정까지 가능하지만, 현 소재·장비의 기술적 수준으로는 반도체 소자의 바닥 면적을 더 줄이거나(미세화기술) 더 높게 쌓는 게(적층기술) 사실상 불가능하기 때문이다.

권오현 삼성전자 반도체부문 사장은 “오는 2015년쯤이면 현재의 디램 메모리 공정기술이 한계에 봉착할 것”이라며 “차세대 메모리 개발을 위한 원천기술 확보가 필요하다”고 말했다.

메모리 집적도가 한계에 다다름에 따라 이미 업계에서는 차세대 메모리를 개발하기 위한 물밑 경쟁이 한창이다. 차세대 반도체는 신물질을 찾는 게 최대 숙제다. 반도체 소자는 전하를 담는 커패시터와 스위치 구실을 하는 트랜지스터로 구성되는데, 30나노급 이하 공정에서는 기존 물질로 커패시터와 트랜지스터를 담는 게 불가능하다.

박재근 한양대 차세대메모리사업단장은 “2~3년 안에 실리콘 기반의 디램 시대가 가고, 비휘발성이면서도 처리속도가 빠른 새로운 반도체 시장이 본격화할 것”이라고 말했다.

현재 가장 유력한 차세대 메모리는 ‘수직자화반전메모리’(STT-MRAM)와 ‘피(P)램’이다. 일본은 2년 전부터 민관 합동으로 에스티티-엠램 개발에 나섰고, 국내에선 지난해 11월 삼성과 하이닉스, 국내 학계가 손을 잡고 공동개발을 시작했다. 커패시터가 필요없는 피램은 업체마다 독자개발중인데, 저용량 제품의 경우 이미 상용화 수준에 이르렀다.

김회승 기자 honesty@hani.co.kr